逻辑内建自测移相器的设计与优化.pdf

摘要；逻辑内建 自测 ( L o g i c   B I S T)测试结构是今后系统芯片 ( S O C)设计中芯片测试的发展方向。由于 L F S R  
( 线性反馈移位寄存器 )生成的伪随机序列的高相关性导致故障覆盖率达不到要求 ，采用移相器可 以降低随机序列
的空间相关性，提高 L o g i c   BI S T 的故障覆盖率 。本文分析了移相器的数学理论并提出了移相器设计与优化算法。该
算法可以得到最小时延与面积代价下的高效移相器。  

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