Verilog HDL 综合实用教程.part1.rar

作    者 : [美]J.Bhasker 著 孙海平 等译[/url]
出 版 社  清华大学出版社
书    号  302-07714-2
责任编辑		开本	16
出版时间	2004年1月	字数	241千字
装    帧	平装	印张	11.75
带    盘	否	页数	171

Verilog HDL综合实用教程 内容提要

《Verilog HDL综合实用教程》的鲜明特色在于帮助读者全面、正确地理解Verilog硬件描述语言的综合。《Verilog HDL综合实用教程》以电路综合为目标，针对各种语言结构逐一讨论了其可综合性、仿真与综合时的语义差别以及相关的各种相关的各种用法，给出了大量示例，对各种似是而非的用法作了对比，指出了其语义差别和所综合出的电路在功能上的差异。《Verilog HDL综合实用教程》的另一特色在于详细介绍了设计模型的优化技术和验证技术。《Verilog HDL综合实用教程》内容全面、深入浅出、适用面广，对于已经采用或打算采用Verilog语言作为电路设计手段的学生和工程人员而言是一本不可多得的好书。 J.Bhasker是IEEE PAR 1364.1 Verilog Synthesis InteroperabilityWorking Group(Verilog SIWG)的主席，该组织致力于建立用于RTL综合的Verilog标准化子集。他是贝尔实验室所开发的ArchSyn综合系统的主要设计者之一。他曾为AT&T和Lucent的许多设计师讲授Verilog HDI语言和Verilog HDL综合课程。他还著有另外一本畅销书“A Verilog HDL Primer”。 通过本书，您可以： ·迅速开始编写可综合的Verilog模型。 ·获悉哪些语言结构可用于综合，这些结构如何映射成硬件，以得到所期望的逻辑电路。 ·学习如何避免功能的不匹配。 ·立即开始使用许多常用的硬件元件模型，或针对应用稍作修改后为己所用。

Verilog HDL综合实用教程 目录

第1章 基础知识
1.1 什么是综合？
1.2 设计流程中的综合
1.3 逻辑值体系
1.4 位宽
1.4.1 数据类型
1.4.2 常量
1.4.3 参数
1.5 值保持器的硬件建模
第2章 从Verilog结构到逻辑门
2.1 持续赋值语句
2.2 过程赋值语句
2.2.1 阻塞式过程赋值
2.2.2 非阻塞式过程赋值
2.2.3 赋值对象
2.2.4 赋值限制
2.3 逻辑算符
2.4 算术算符
2.4.1 无符号算术
2.4.2 有符号算术
2.4.3 进位的建模
2.5 关系算符
2.6 相等性算符
2.7 移位算符
2.8 向量运算
2.9 部分选取
2.10 位选取
2.10.1 常量下标
2.10.2 表达式中的非常量下标
2.10.3 赋值对象中的非常量下标
2.11 条件表达式
2.12 always语句
2.13 if语句
2.13.1 从if语句推导出锁存器
2.14 case语句
2.14.1 casez语句
2.14.2 casex语句
2.14.3 从case语句推导出锁存器
2.14.4 case分支的全列举
2.14.5 并行case分支
2.14.6 非常量分支项
2.15 再谈锁存器推导
2.15.1 带异步预置位和清零的锁存器
2.16 循环语句
2.17 触发器的建模
2.17.1 多个时钟
2.17.2 多相位时钟
2.17.3 使用异步预置位与清零
2.17.4 使用同步预置位与清零
2.18 再谈阻塞式和非阻塞式赋值
2.19 函数
2.20 任务
2.21 使用x值和z值
2.21.1 x值
2.21.2 z值
2.22 门级建模
2.23 模块实例化语句
2.23.1 使用预定义功能块
2.24 参数化的设计
第3章 建模示例
3.1 组合逻辑的建模
3.2 时序逻辑的建模
3.3 存储器的建模
3.4 编写布尔等式
3.5 有限状态机的建模
3.5.1 Moore有限状态机
3.5.2 Mealy有限状态机
3.5.3 状态编码
3.6 通用移位寄存器的建模
3.7 ALU的建模
3.7.1 参数化的ALU
3.7.2 简单ALU
3.8 计数器的建模
3.8.1 二进制计数器
3.8.2 模N计数器
3.8.3 约翰逊计数器
3.8.4 格雷码计数器
3.9 参数化加法器的建模
3.10 参数化的比较器的建模
3.11 译码器的建模
3.11.1 简单译码器
3.11.2 二进制译码器
3.11.3 约翰逊译码器
3.12 多路选择器的建模
3.12.1 简单多路选择器
3.12.2 参数化的多路选择器
3.13 参数化的奇偶校验生成器的建模
3.14 三态门的建模
3.15 数据流检测模型
3.16 阶乘模型
3.17 UART模型
3.18 纸牌21点模型
第4章 模型的优化
4.1 资源分配
4.2 公共子表达式
4.3 代码移位
4.4 公因子提取
4.5 交换律和结合律
4.6 其他优化手段
4.7 触发器和锁存器的优化
4.7.1 消除触发器
4.7.2 消除锁存器
4.8 设计规模
4.9 使用括号
第5章 验证
5.1 测试平台
5.2 赋值语句中的延迟
5.3 悬空的端口
5.4 遗失的锁存器
5.5 再谈延迟
5.6 事件表
5.7 综合指令
5.8 变量的异步预置位
5.9 阻塞式和非阻塞式赋值
5.9.1 组合逻辑
5.9.2 时序逻辑
附录A 可综合的语言结构
附录B 通用库

Verilog HDL 综合实用教程.part2

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Verilog HDL 综合实用教程.part1

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本帖最后由 huangfeihong88 于 2009-11-25 12:30 编辑

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回复 3# drjiachen


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