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FPGA提高雷达性能,实现脉冲压缩

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本文主要讨论了雷达脉冲压缩技术FPGA实现的关键,以及为此所需克服的各种困难。此外,本文还介绍了一种用于脉冲压缩的FPGA通用IP核的最新研究进展。现代雷达系统的工程师们始终致力于大幅提升雷达系统的目标发现、跟踪和识别能力。新一代现场可编程门阵列 (FPGA) 具有众多功能强大的新特性,已经成为先进雷达平台的基础性支撑技术。FPGA通过优化的IP核来增强雷达系统的性能,特别是需要高强度计算的关键数字信号处理算法,例如脉冲压缩和快速傅里叶变换。通过提升性能和更快的接口连接速度,FPGA已经成为成功的雷达系统平台至关重要的因素。各种雷达系统的性能参数,例如动态范围、减少接收机噪声、多址干扰、信号处理、精度和多目标检测等,都可以通过FPGA提供的额外功能得到提升。1 雷达脉冲压缩基础早期的雷达系统发射射频能量脉冲,并在我们熟悉的圆形显示屏上显示了脉冲的反射,其扫描波束与旋转碟形天线的角度相匹配。雷达荧光屏上的磷光体 "昙花一现" 出现在距屏幕中心的径向距离上,与反射信号的延迟时间成正比,从而测量距离。这些固定频率脉冲系统的距离范围和分辨率分别受峰值功率水平和脉冲宽度的限制。分辨率可以通过缩小脉冲来改善,但这减少了输出峰值能量,导致了性能的下降,因此需要带宽更宽的发射机和接收机系统。
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脉冲压缩是一种有助于克服这些局限性的技术。它不采用一个固定频率的脉冲,而是在宽的脉冲间隔内,发射的脉冲信号被调制了一个特定的相位或频率。接收机使用脉冲匹配滤波器使目标反射的回波通过,并匹配发射脉冲的样式、失配噪声或其他信号。由于传输的脉冲更宽,以较低的峰值功率输出就可以提供相同的发射脉冲能量,从而保证探测性能。一种常用的脉冲压缩调制方式是线性扫频或chirp信号。接收机中的脉冲匹配滤波器仅当接收到的信号中包含了发射脉冲中的精确调频信号时,才能实现相关输出。这样,发射宽脉冲通过相关器的输出后,被有效地压缩到一个窄的脉冲。发射脉冲与压缩脉冲宽度的比值,称为脉冲压缩比,等于BT,其中B是扫频带宽,T是发射脉冲宽度。随着压缩后的脉冲变窄,因此采用低功率的发射机,既可以显著提高分辨率也能实现合理的探测性能。这种巨大改进可适用于所有的雷达系统,特别适用于大小、重量和功率是关键制约因素的机载雷达领域。这一重要优势显然要求增加发射机和接收机信号处理的复杂性。因此,雷达是数字信号处理技术进步的主要动机之一。2 实现脉冲匹配滤波器实现脉冲匹配滤波器的常用方法是利用已知的DSP技术:在频域内通过乘法实现时域信号的相关。直观地说,两个相关时间波形信号的频域表示将具有匹配模式的信号部分具有相同的频域特征。通过将两个频域向量相乘 (将一个复数共轭应用到一个向量中),产生的乘积将产生一个独立于两个信号之间的时间对准的匹配。由于FFT将时域信号转换为频域信号,而IFFT执行反变换,它们是脉冲压缩系统中的2个关键算法模块。
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上图显示了一个完整的数字脉冲压缩块与FFT在输入处理雷达接收机信号。在图中,发射机调制的频域图像存储为参考脉冲频谱。它的复共轭由频域信号乘以FFT来完成相关函数。右侧的IFFT阶段产生最后的时间域脉冲压缩输出信号。3 基于 FPGA 的脉冲压缩雷达FFT 算法通常是脉冲压缩中最关键的运算,因此,在DSP芯片的性能测试中,FFT基准的使用一直是比较常用的。由于FFT涉及大量的乘法,因此专用硬件乘法器的出现是DSP中唯一一个最重要的因素,可以将它们与常规微处理器分开。随着FPGA专用的硬件乘法器的问世,这些设备很快就在许多DSP 应用中挑战了通用的可编程DSP信号处理任务,特别是在雷达领域。为了替代大多数DSP中的一至四个乘法器引擎,FPGA现在是驱动几十,甚至数以百计的专用硬件乘数。与DSP中程序环路进行的迭代乘法相比,FPGA中的乘法可以并行执行,以提供前所未有的FFT运算特性。然而,关键的设计权衡和障碍必须进行评估和克服,以确保FPGA成功实现雷达脉冲压缩。本文讨论了这些问题,因为它们在一个通用的 IP FPGA 核心脉冲压缩的开发周期中被识别和解决。4 设计权衡和问题任何DSP算法的两个基本特性是速度和准确度。FPGA设计的第三个因素是消耗的资源的数量。与固定硬件资源的DSP不同的是,FPGA是作为一个设备系列提供的,其成员包含的硬件资源的数量范围超过一个量级。由于算法的速度和精确度可以在硬件资源的数量上进行交换,因此可能需要许多不同的体系结构选择,以最大限度地提高特定FPGA家族成员的大小、成本和功耗限制。因此,一般用途的IP核心应该具备可伸缩的大小与性能。■操作模式。为了处理不同类别的目标和各种任务目标,脉冲压缩系统通常需要多种操作模式来支持FFT的长度、脉冲重复率和多个动态范围的范围。■ 动态范围。线性调频信号是雷达最常用的调制方式之一,它的能量是分散在一个特定的频率带宽内的。真正的浮点处理很好地解决了这个动态范围问题。但是,FPGA在实现浮点运算时效率很低,因为硬件是定点的。将3个或更多个18 x 18乘法器与一些附加的逻辑结合起来,可以创建更高精度的定点乘法器,但这很快就消耗了乘法器,同时还增加了流水线延迟导致降低了速度性能。■速度。脉冲压缩雷达系统必须能够在下一个脉冲信号到达之前,在当前脉冲阶段处理所有的目标反射回波。某些操作模式要求快速脉冲重复频率,这就对脉冲压缩引擎的处理速度提出了较高要求。FPGA设计工作的重要部分包括最小化数字信号路径,使系统时钟可以增加以减少处理时间。复杂的逻辑和扩展的精度算术块有时可以被分成多个时钟阶段,以提高速度,但这种增加的延迟可能会影响关键的速度路径。克服障碍需要设计一个足够灵活的雷达脉冲压缩IP核,以适应不同的系统。这个IP核对大小、动态范围和速度的矛盾需求具备一些巧妙的信号处理技术和多架构。为了解决动态范围问题,主要的设计策略是使用块浮点算法来实现浮点运算精度优势,同时保留定点硬件减小的大小优势。实际上,特定信号处理阶段的所有输出点都存储在RAM 中。然后扫描整个输出块 (或向量) 以确定最大点。然后,块中的所有点都被左移,所需的位数与最大的点左对齐。然后将该块标记为其指数,并将其传递到下一阶段。
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三块浮点转换阶段包含在核心440设计中,如图3所示。通过这种安排,块浮点算法使给定字长的动态范围最大化,并在三阶段后自动改变信号电平。输出脉冲以块浮点格式传递以保持精度。为了处理此块浮点方案下的不同精度要求,核心440提供了三不同的字长度 (尾数):16、20和24位。16位版本使用单个18x18乘法器,而20位和24位版本使用前面描述的复合乘法器。所述参考脉冲频谱存储在可直接通过数据端口加载的RAM阵列中。为代替加载参考脉冲的频谱提供了一个备用路径,使参考脉冲的时域波形可以处理的输入FFT,然后发送到参考脉冲频谱RAM。对于传输脉冲的固定调制模式,RAM 只需要加载一次,但是对于自适应系统,可以为每个处理帧加载一个新的参考脉冲频谱。另一个设计聚焦在如何支持不同的FFT(和IFFT)大小或块长度。FFT大小的参数是可输入的,可支持多个模式的单一FPGA 设计。合理的最大长度为16k点。然而,为支持16k点FFT需要消耗了大量的RAM资源,迫使具有较小FFT要求的客户使用更大、更昂贵的 FPGA。因此,使用4种不同最大长度 FFT核Core 440:2k,4k,8k和16k点。在每种情况下,FFT的大小是可编程的,从64点到最大大小的二进制计算,只需在FPGA 寄存器中输入一个参数。
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由于FFT和IFFT块涉及几乎相同的处理任务,所以可以使用相同的FPGA 硬件依次执行这两个操作。如果脉冲重复率足够低,这可以节约大量的 FPGA资源。因此,Core440提供了两种不同的体系结构。最大性能体系结构版本如图3所示,有两个专用引擎,一个用于FFT,另一个用于IFFT。图4所示的最小资源体系结构版本包括在输入和输出的FFT/IFFT块上的开关,以便在适当的时间参与信号流路径。这两种体系结构的输出结果都是相同的,因此用户可以利用速度进行资源利用率的交换,或者允许核心来容纳更小的设备,或者为其他功能留出空间。5 总结总之,Core440为处理引擎提供3种不同的位宽,4种不同的最大长度 FFT,并且两个不同的速度/资源架构提供24种不同的配置。这种灵活性非常方便,以适应可能在设计周期内发生的变化。尽管 FPGA 开发工具正在迅速改进,但没有什么能取代一个经验丰富的设计工程师的直觉和指导,他们使用硬件和软件技能来平衡性能需要以及可配置逻辑的物理现实。受篇幅限制,本文有删减,中英文全文点击“阅读原文”可直接下载学习。作者:Rodger H. Hosking
翻译:章学有
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